Statische timinganalyse (STA) voor de ontwikkeling van FPGA
Met de complexiteit en grootte van FPGA‘s lopen ook de ontwikkeltijden aanzienlijk op. Vooral veel van de ontwikkelingstijd van de FPGA wordt besteedt aan verificatie. Het hele verficitatieproces bestaat uit diverse stappen. Onderdelen die onder andere in het proces aan bod komen zijn timinganalyse, interne en externe simulatie en in-systeem testen. Hoe kun je deze tijd toch verkorten? Om sneller de vereisten voor de juiste timing te herkennen bestaat een goede methode.
Statische timinganalyse (STA) is een simulatiemethode voor het berekenen van de verwachte timing van een digitaal circuit zonder dat er een simulatie van het volledige circuit is vereist. Iedere stap in een ontwerp moet worden geanalyseerd met betrekking tot tijdspecificaties. Door STA kunnen tijd gerelateerde fouten sneller en eenvoudiger worden ontdekt.
Frank de Bont van Core|Vision zal tijdens zijn lezing enkele STA-beperkingen behandelen. Ook beschrijft hij de klok domein kruising en legt uit wanneer een gegenereerde en/of virtuele klok moet worden gebruikt. Een zeer nuttige presentatie voor beginnende gebruikers en geavanceerde gebruikers van statische timinganalyse.
Klik hier voor het complete programma en meld u aan voor een gratis bezoek.
